Điểm ĐỀ THI HK 1 ( ) Môn: Kỹ thuật số Thời gian: 110 phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) Chữ kí giám thị HỌ TÊN:. MSSV: NHÓM:.. SINH

Bản ghi

1 Điểm ĐỀ THI HK (2 22) Môn: Kỹ thuật số Thời gian: phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) Chữ kí giám thị HỌ TÊN:. MSSV: NHÓM:.. SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 7 TRANG Câu (3, điểm) Cho maïch logic nhö hình veõ. Mux2 X2 D D S Y Mux2 D Y D S F X X a. Xác định biểu thức của hàm F theo X2, X, X (, điểm) b. Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half-Adder HA) (, điểm)

2 c. Thiết kế hàm F chỉ bằng IC7438 và các cổng AND 2 ngõ vào (, điểm) Câu 2 (2, điểm) Söû duïng JK.FF coù xung clock kích theo caïnh leân, ngoõ vaøo Preset vaø Clear tích cöïc logic (tích cöïc thaáp), thieát keá bộ ñếm song song (boä ñeám ñoàng boä) 3 bit A B C ( C laø LSB) coù giaûn ñoà traïng thaùi nhö hình veõ. Vẽ thêm mạch reset với trạng thái đầu là. A B C 2

3 Câu 3 (2,5 điểm) Hệ tuần tự gồm ngõ vào X và ngõ ra Z có mạch logic như hình vẽ Z X D D CLK a. Xác định giản đồ trạng thái của hệ (,5 điểm) 3

4 b. Hãy chuyển lại mạch trên bằng D-FF và PLA. (, điểm) Câu 4 (, điểm) Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có 2 ngõ vào XX (biểu diễn giá trị X là số nhị phân 2 bit) và ngõ ra Z. Ngõ ra Z chỉ bằng khi ngõ vào có gía trị X lớn hơn giá trị của nó trước đó. Ví dụ: XX =,,,,,,,,,, Z =,,,,,,,,,, Chú ý: - Trạng thái reset coi như là trạng thái có giá trị vào XX = và ngõ ra Z =. - Trạng thái reset đặt tên là S, các trạng thái tiếp theo là S, S2, 4

5 HOÏÏ TEÂN:... MSSV: NHOÙM:.. Câu 5 (, điểm) Viết mã VHDL (sử dụng lệnh IF) mô tả mạch logic theo sơ đồ ở câu 5

6 Câu 6 Câu tự chọn (Sinh viên chọn câu a hoặc câu b) (, điểm) a. Cho mạch tổ hợp được mô tả bằng mã VHDL: LIBRARY ieee; USE iee.std_logic_64.all; ENTITY Cau_6 IS PORT ( w: IN STD_LOGIC_VECTOR( DOWNTO ); E: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR ( TO 3); END Cau_6; ARCHITECTURE A OF Cau_6 IS SIGNAL EW: STD_LOGIC_VECTOR (2 DOWNTO ); BEGIN EW <= E & W; WITH EW SELECT Y <= WHEN, WHEN, WHEN, WHEN, WHEN OTHERS; END A; gọn. Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra. Giải thích ngắn 6

7 b. Cho máy trạng thái được mô tả bằng mã VHDL: LIBRARY ieee; USE iee.std_logic_64.all; ENTITY Cau_6 IS PORT ( clock, reset, x: IN std_logic; z: OUT std_logic); END Cau_6; ARCHITECTURE B OF Cau_6 IS TYPE state IS (S, S, S2); SIGNAL pr_state, nx_state: state; BEGIN regst: PROCESS (clock, reset) BEGIN IF reset = THEN pr_state <= S; ELSIF falling_edge(clock) THEN pr_state <= nx_state; END IF; END PROCESS; nx_out: PROCESS (x, ps_state ) BEGIN CASE ps_state IS WHEN S => IF x = THEN z <= ; nx_state <= S; ELSIF z <= ; nx_state <= S; END IF; WHEN S => IF x = THEN z <= ; nx_state <= S2; ELSIF z <= ; nx_state <= S; END IF; WHEN S2 => IF x = THEN z <= ; nx_state <= S2; ELSIF z <= ; nx_state <= S; END IF; END CASE; END PROCESS; END B; Hãy vẽ giản đồ trạng thái của máy trạng thái này. Duyệt của BM Điện Tử Ngày 26 tháng 2 năm 2 GV ra đề 7 NGUYỄN TRỌNG LUẬT

8 Điểm ĐỀ THI HK (2 22) Môn: Kỹ thuật số Thời gian: phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) Chữ kí giám thị HỌ TÊN:. MSSV: NHÓM:.. SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 7 TRANG Câu (2,5 điểm) Cho maïch logic nhö hình veõ. Mux2 X2 D D S Y T Mux2 D Y D S F X X a. Xác định biểu thức của hàm F theo X2, X, X (,5 điểm) T = X X2 + X X2 = X X2 F = X T + X T = (X T) = (X X X2) b. Thiết kế hàm F chỉ bằng các bộ cộng bán phần (Half-Adder HA) (, điểm) F = (X X X2) S = x y ; x = x X x H.A S X X x H.A S X X X2 x H.A S F X y C X2 y C y C

9 c. Thiết kế hàm F chỉ bằng IC7438 và các cổng AND 2 ngõ vào (, điểm) F (X2, X, X) = (X X X2) = (, 3, 5, 6) = (,2,4,7) 7438 X2 X X C(msb) B A(lsb) G G2A G2B Y Y Y2 Y3 Y4 Y5 Y6 Y7 F Câu 2 (2, điểm) Sử dụng JK.FF có xung clock kích theo cạnh lên, ngõ vào Preset và Clear tích cực logic (tích cực thấp), thiết kế bộ đếm song song (bộ đếm đồng bộ) 3 bit A B C có giản đồ trạng thái như hình vẽ. Vẽ thêm mạch khởi động trạng thái đầu là A B C =. (Các trạng thái không có trong vòng đếm thì có trạng thái kế tiếp là tùy định) A B C A B C + A + + B C x x x x x x x x x J A K A J B K B J C K C x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x x Bìa K, ta có kết quả: J A = J B = C (hoặc A ) J C = A + B K A = C K B = C K C = Có thể xác định JK trực tiếp từ bìa Karnaugh của + 2

10 RS A B C J Pr J Pr J Pr K Cl K Cl K Cl Câu 3 (2,5 điểm) Hệ tuần tự gồm ngõ vào X và ngõ ra Z có mạch logic như hình vẽ Z X D D CLK a. Xác định giản đồ trạng thái của hệ (,5 điểm) + D = = (X + ) = X + X + D = + = X + X Z = (X + ) = X + Ta có bảng chuyển trạng thái X Z + + 3

11 X/Z = / / / / / / /, / b. Hãy vẽ lại mạch trên bằng D-FF và PLA. Trình bày bảng nạp PLA. (, điểm) PLA X Z D = + = X + X + D = + = X + X + D Z = X + + D Bảng nạp PLA X Z Câu 4 (, điểm) Thành lập bảng chuyển trạng thái hoặc giản đồ trạng thái của hệ tuần tự kiểu MOORE có 2 ngõ vào X,X (biểu diễn giá trị X là số nhị phân 2 bit) và ngõ ra Z. Ngõ ra Z chỉ bằng khi ngõ vào có gía trị X lớn hơn giá trị của nó trước đó (tại thời điểm trước đó xung clock). Ví dụ: XX =,,,,,,,,,, Z =,,,,,,,,,, Chú ý: - Trạng thái reset coi như là trạng thái có giá trị vào XX = và ngõ ra Z =. - Trạng thái reset đặt tên là S, các trạng thái tiếp theo là S, S2, 4

12 HOÏÏ TEÂN:... MSSV: NHOÙM:.. TTHT TTKT OUT XX = Z () S S S S2 S3 () S S S4 S2 S3 () S2 S S4 S5 S3 () S3 S S4 S5 S6 () S4 S S4 S2 S3 () S5 S S4 S5 S3 () S6 S S4 S5 S6 Câu 5 (, điểm) Viết mã VHDL (sử dụng lệnh IF) mô tả mạch logic có chức năng tương tự như câu a LIBRARY ieee; USE iee.std_logic_64.all; ENTITY Cau_5 IS PORT ( X, X, X2: IN std_logic; F: OUT std_logic); END Cau_5; ARCHITECTURE A OF Cau_5 IS SIGNAL X: std_logic_vector (2 downto ); BEGIN -- F(X2,X,X) = (,3,5,6) X <= X2 & X & X; PROCESS (X) BEGIN IF X= or X= or X= or X= THEN F <= ; ELSE F <= ; END IF; END PROCESS; END A; ARCHITECTURE B OF Cau_5 IS BEGIN -- F(X2,X,X) = (X X X2) PROCESS (X,X,X2) BEGIN IF X = THEN F <= X xnor X2; ELSE F <= X xor X2; END IF; END PROCESS; END B; 5

13 Câu 6 Câu tự chọn (Sinh viên chọn câu a hoặc câu b) (, điểm) a. Cho mạch tổ hợp được mô tả bằng mã VHDL: LIBRARY ieee; USE iee.std_logic_64.all; ENTITY Cau_6 IS PORT ( w: IN STD_LOGIC_VECTOR( DOWNTO ); E: IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR ( TO 3); END Cau_6; ARCHITECTURE A OF Cau_6 IS SIGNAL EW: STD_LOGIC_VECTOR (2 DOWNTO ); BEGIN EW <= E & W; WITH EW SELECT Y <= WHEN, WHEN, WHEN, WHEN, WHEN OTHERS; END A; Hãy cho biết chức năng của mạch này và ý nghĩa của các ngõ vào/ngõ ra. Giải thích ngắn gọn. Bảng gía trị của mạch E W() W() X X Y() Y() Y(2) Y(3) Là mạch Decoder 2 -> 4: - 2 ngõ vào data: W(), W() - 4 ngõ ra Y(), Y(), Y(2), Y(3) tích cực thấp - Ngõ vào cho phép E tích cực thấp 6

14 b. Cho máy trạng thái được mô tả bằng mã VHDL: LIBRARY ieee; USE iee.std_logic_64.all; ENTITY Cau_6 IS PORT ( clock, reset, x: IN std_logic; z: OUT std_logic); END Cau_6; ARCHITECTURE B OF Cau_6 IS TYPE state IS (S, S, S2); SIGNAL pr_state, nx_state: state; BEGIN regst: PROCESS (clock, reset) BEGIN IF reset = THEN pr_state <= S; ELSIF falling_edge(clock) THEN pr_state <= nx_state; END IF; END PROCESS; nx_out: PROCESS (x, ps_state ) BEGIN CASE ps_state IS WHEN S => IF x = THEN z <= ; nx_state <= S; ELSE z <= ; nx_state <= S; END IF; WHEN S => IF x = THEN z <= ; nx_state <= S2; ELSE z <= ; nx_state <= S; END IF; WHEN S2 => IF x = THEN z <= ; nx_state <= S2; ELSE z <= ; nx_state <= S; END IF; END CASE; END PROCESS; END B; Hãy vẽ giản đồ trạng thái của máy trạng thái này. X/Z = / / S / / S / S2 / Duyệt của BM Điện Tử Ngày 26 tháng 2 năm 2 GV ra đề 7 NGUYỄN TRỌNG LUẬT

15 ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MÔN ĐIỆN TỬ Điểm ĐỀ THI HK (22-23) Môn: Kỹ thuật số Thời gian: phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) Chữ kí giám thị HỌ TÊN:. MSSV: NHÓM:.. SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 5 TRANG Câu (,5 điểm) Cho bộ đếm song song 2 bit và (LSB) ; bộ đếm có ngõ vào điều khiển X như hình vẽ. Hãy xác định dãy đếm của bộ đếm và cho biết ý nghĩa của ngõ vào X. (lsb) X D D

16 Câu 2 (3, điểm) a. Sử dụng T-FF (kích cạnh lên) và PLA, thiết kế hệ tuần tự (gồm ngõ vào X và ngõ ra Z) có giản đồ trạng thái như hình vẽ X = D C B A A B D C Bảng gán trạng thái b. Hoàn tất giản đồ định thì (giản đồ xung) của hệ tuần tự X Z 2

17 Câu 3 (, điểm) Cho Flip-flop như hình vẽ: X X2 Bảng hoạt động X X2 + a. Xác định phương trình đặc tính của Flip-flop: + b. Với ngõ vào X = và X2 = thì Flip-flop có tính chất gì? Giải thích ngắn gọn Câu 4 (, điểm) Một hệ tuần tự kiểu Moore có một ngõ vào X và một ngõ ra Z. Ngõ ra Z là khi và chỉ khi ngõ vào X nhận được 2 bit liên tiếp khác nhau. Hãy trình bày cách thiết lập bảng chuyển thái và rút gọn bảng trạng thái. Trạng thái S S S2 Ý nghĩa Trạng thái reset 3

18 Câu 5 (,5 điểm) Hãy vẽ sơ đồ logic của bộ đếm nối tiếp được mô tả VHDL, từ đó xác định dãy đếm của bộ đếm này: library ieee; use ieee.std_logic_64.all; entity CAU6 is port ( CLK : IN std_logic; : BUFFER std_logic_vector(2 downto )); end CAU6; architecture THI of CAU6 is component T_FF port ( T,, Pr, Cl: IN std_logic; : OUT std_logic); end component; signal Z: std_logic; begin Z <= not (2) and () and not (); U: T_FF port map (, CLK, Z,, ()); U: T_FF port map (, (), Z,, ()); U2: T_FF port map (, (), Z,, (2)); end THI; T Pr Cl T_FF component Câu 6 (, điểm) a. Thực hiện hàm F = A B chỉ bằng cổng NAND 2 ngõ vào 4

19 b. Viết mã VHDL mô tả hoạt động hàm F (Sử dụng mô tả cấu trúc với component NAND2 với x, y là 2 ngõ vào và z là ngõ ra) Câu 7 (, điểm) Viết mã VHDL mô tả mạch tổ hợp: có A, B là ngõ vào 8 bit và S là ngõ vào 2 bit. Mạch có ngõ ra F cũng 8 bit. Mạch có hoạt động như sau: - S = thì F là NOT của A. - S = thì F là AND giữa A và B. - S = thì F là OR giữa A và B. - S = thì F là XOR giữa A và B. Yêu cầu: khai báo các ngõ vào và ngõ ra đều là vector và sử dụng lệnh CASE để mô tả. 5 Ngày 2 tháng năm 23 BM Điện Tử

20 ĐH BÁCH KHOA TP.HCM * KHOA ĐIỆN - ĐIỆN TỬ * BỘ MÔN ĐIỆN TỬ Điểm ĐỀ THI HK (22-23) Môn: Kỹ thuật số Thời gian: phút (SINH VIÊN KHÔNG ĐƯỢC SỬ DỤNG TÀI LIỆU) Chữ kí giám thị HỌ TÊN:. MSSV: NHÓM:.. SINH VIÊN LÀM BÀI NGAY TRÊN ĐỀ THI - ĐỀ THI CÓ 5 TRANG Câu (,5 điểm) Cho bộ đếm song song 2 bit và (LSB) ; bộ đếm có ngõ vào điều khiển X như hình vẽ. (lsb) X D D a. Viết phương trình ngõ vào D: D = X D = b. Thành lập bảng chuyển trạng thái: (,5d) (,5d) c. Xác định dãy đếm và cho biết ý nghĩa của ngõ vào X: (,5d) X = : =,,,,, X = : =,,,,, X + + Với X =, ta có bộ đếm xuống 2 bit; và X =, ta có bộ đếm lên 2 bit.

21 Câu 2 (3, điểm) a. Cho hệ tuần tự (gồm ngõ vào X và ngõ ra Z) có giản đồ trạng thái như hình vẽ X = D C B A A B D C Bảng gán trạng thái Thiết kế hệ trên bằng T-FF (kích cạnh lên) và PLA (vẽ sơ đồ kết nối PLA với Flipflop và trình bày bảng nạp PLA) X Z + + T T X Z (,5d) (,5d) Z X T X T X (,5d) Z = T = X + X T = X T T Bảng nạp PLA (,5d) X Z T T T T b. Hoàn tất giản đồ định thì (giản đồ xung) của hệ tuần tự (,d) X A A B B C B C D C Z 2

22 Câu 3 (, điểm) Cho Flip-flop như hình vẽ: X X2 Bảng hoạt động X X2 + a. Xác định phương trình đặc tính của Flip-flop: + (,5d) X X X X 2 + = X + X X 2 + X X 2 b. Với ngõ vào X = và X2 = thì Flip-flop có tính chất gì? Giải thích ngắn gọn Với X = và X2 = thì + = : ta có FF đếm 2 (chia đôi tần số) (,5d) Câu 4 (, điểm) Một hệ tuần tự kiểu Moore có một ngõ vào X và một ngõ ra Z. Ngõ ra Z là khi và chỉ khi ngõ vào X nhận được 2 bit liên tiếp khác nhau. Hãy thành lập bảng chuyển trạng thái. Trạng thái Ý nghĩa S Trạng thái reset (chưa nhận bit) S Có bit, Z = S2 Có bit, Z = Hiện tại S () S () S2 Kế tiếp X = X= S S2 S S3 S4 S2 Ngõ ra Z S3 Có bit, Z = () S3 S4 S2 S4 Có bit, Z = () S4 S S3 3

23 Câu 5 (,5 điểm) Hãy vẽ sơ đồ logic của bộ đếm nối tiếp được mô tả VHDL, từ đó xác định dãy đếm của bộ đếm này: library ieee; use ieee.std_logic_64.all; entity CAU5 is port ( CLK : IN std_logic; : BUFFER std_logic_vector(2 downto )); Pr end CAU5; T architecture THI of CAU5 is component T_FF port ( T,, Pr, Cl: IN std_logic; : OUT std_logic); end component; Cl signal Z, ONE, ZERO: std_logic; begin ONE <= ; ZERO <= ; T_FF component Z <= not (2) and () and not (); u: T_FF port map (ONE, CLK, Z, ZERO, ()); u: T_FF port map (ONE, (), Z, ZERO, ()); u2: T_FF port map (ONE, (), Z, ZERO, (2)); end THI; 2 T Pr T Pr T Pr CLK Cl Cl Cl (,d) Z Đây là bộ đếm nối tiếp có chức năng đếm xuống Z = 2 nên khi 2 = thì bộ đếm reset về trạng thái ban đầu là. => Vậy dãy đếm của bộ đếm 2 =,,,,,,,.. (,5d) Câu 6 (, điểm) a. Thực hiện hàm F = A B chỉ bằng cổng NAND 2 ngõ vào A B F = A B = A B + A B = A B. A B C C3 C2 C4 (,5d) F 4

24 b. Sử dụng mô tả cấu trúc với component NAND2 cho trước (với x, y là 2 ngõ vào và z là ngõ ra), viết tiếp đoạn mã VHDL mô tả hoạt động hàm F: entity CAU6 is port ( A, B: IN std_logic; F: OUT std_logic); end CAU6; architecture THI of CAU6 is component NAND2 port (x, y: IN std_logic; z: OUT std_logic); end component; signal C,C2,C3,C4: std_logic; begin u: NAND2 port map (A, A, C); u2: NAND2 port map (C, B, C2); u3: NAND2 port map (B, B, C3); u4: NAND2 port map (C3, A, C4); u5: NAND2 port map (C2, c4, F); end THI; (,5d) Câu 7 (, điểm) Viết đoạn mã VHDL (chỉ viết từ ENTITY) mô tả mạch tổ hợp: có A, B là ngõ vào 8 bit và S là ngõ vào 2 bit. Mạch có ngõ ra F cũng 8 bit. Mạch có hoạt động như sau: - S = thì F là NOT của A. - S = thì F là AND giữa A và B. - S = thì F là OR giữa A và B. - S = thì F là XOR giữa A và B. Yêu cầu: khai báo các ngõ vào và ngõ ra đều là vector và sử dụng lệnh CASE để mô tả. Chú ý: các phép toán logic đều được sử dụng trên toán hạng là vector entity CAU7 is port ( A, B: IN std_logic_vector (7 downto ); S: IN std_logic_vector ( downto ); F: OUT std_logic_vector (7 downto )); end CAU7; architecture THI of CAU7 is begin process (A, B, S) case S is when => F <= not A; when => F <= A and B; when => F <= A or B; when => F <= A xor B; when others => null; end case; end process; end THI: GV ra đề Ngày 2 tháng năm 23 BM Điện Tử NGUYỄN TRỌNG LUẬT 5